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| 【CLIO digital 1st phase】 | = CLIO digital 1st phase = |
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| o 目標 | == 目標 == * LIGOデジタルシステムを小規模なサーボで稼働させ、 その最初の利点が享受できる。 |
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| . LIGOデジタルシステムを小規模なサーボで稼働させ、 その最初の利点が享受できる。 | == 目標達成時期 == * 8月末 |
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| o 目標達成時期：8月末 | ==== 上記目標を達成するために、次の事項が出来るようになるべし ==== * mass lock loopをデジタル化する。 *感度がリアルタイム表示される。 *常温ベスト(+α)感度が維持される |
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| o 上記目標を達成するために、次の事項が出来るようになるべし | ==== 上記機能を達成するために必要な回路類の検討 ==== |
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| - mass lock loopをデジタル化する。 . - variable gain - whitening (on/off) - digital anti-whitening - digital filtering - digital anti-dewhitening - dewhitening (on/off) - 感度がリアルタイム表示される。 - 常温ベスト(+α)感度が維持される |
*プロセッサとExpansion Chasisを光接続したものをセンター部に置く。つまり現段階でエンドにI/Fを設置する必要は無い。 |
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| 【上記機能を達成するために必要な回路類の検討】 o 大枠 | *現段階でTiming Systemを組む必要は無いと判断した。 *これはTiming systemがLIGOのサイトの各ラックにAdvLIGOの仕様を満たす1ppsをdistributeする ものであると推測されるからである。[要確認]。 *現有のGPSが1pps outputを持っているため、GPS serverを購入する必要も基本的には無い。 *逆に、AdvLIGOの最新のTiming SystemはFPGA等を用いたものであり、内製はほぼ不可能 *http://ilog.ligo-wa.caltech.edu:7285/advligo/TimingDistribution *疑問点1: processor側になにか供給する必要があるか？ *(答)ADC/DACに64kHzの0−5Vの矩形波を入れる必要有り *疑問点2: expansion chasis内のclock driverとは何者か？1PPSをADCのSYNCに供給するという理解で正しいか？ *(答)上記の64kHzの信号を入れるカード、SCSI68pinケーブルに入れる |
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| . - プロセッサとExpansion Chasisを光接続したものをセンター部に置く。 - つまり現段階でエンドにI/Fを設置する必要は無い。 | ==== 作製が必要なユニット ==== *ユニット数を確認 *とくにWhite/Dewhiteの調整のためBinary I/Oチャンネルが必要と思うので確認 *ラックの必要ユニット数の確認 *結構な数のケーブルが必要(SCSI68P, D-sub 37など) *differentialもので2Pin LEMOなどが使用されている部分の手当など |
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| o 現段階でTiming Systemを組む必要は無いと判断した。これはTiming system . がLIGOのサイトの各ラックにAdvLIGOの仕様を満たす1ppsをdistributeする ものであると推測されるからである。[要確認]。 現有のGPSが1pps outputを持っているため、GPS serverを購入する必要も基 本的には無い。 逆に、AdvLIGOの最新のTiming SystemはFPGA等を用いたものであり、 内製はほぼ不可能 http://ilog.ligo-wa.caltech.edu:7285/advligo/TimingDistribution 疑問点1: processor側になにか供給する必要があるか？ 疑問点2: expansion chasis内のclock driverとは何者か？1PPSをADCのSYNC . に供給するという理解で正しいか？ o 作製が必要なユニット . ●ユニット数を確認 . とくにWhite/Dewhiteの調整のためBinary I/Oチャンネルが必要と思うので確認 ●ラックの必要ユニット数の確認 ●結構な数のケーブルが必要(SCSI68P, D-sub 37など) ●differentialもので2Pin LEMOなどが使用されている部分の手当など =>●ダイアグラム作製が必要 例： [[http://www.ligo.caltech.edu/~abbott/OMCglobalPdf/OMC%20ISC/Block%20Diagrams%20and%20Overviews/ISC%20System%20Block%20Diagram/D070261_b5.pdf|http://www.ligo.caltech.edu/~abbott/OMCglobalPdf/OMC%20ISC/Block%20Diagrams%20and%20Overviews/ISC%20System%20Block%20Diagram/D070261_b5.pdf]] . - ADC-AA interface unit (AA内蔵か？) - AA unit - whitening unit - DAC-AI interface unit (AI内蔵か？) - AI unit - dewhitening unit - デモジュレータ他とwhitening unitのI/F - 各種回路とBinary I/OのI/F用Unitは？[要確認] o whitening/dewhiteningの仕様策定 [[attachment:wtf_dewtf.pdf]] 視覚的に分かりやすいヒューマンインターフェースの提供/よりスムーズなロックアクイジションの提供/デジタル制御フィルターによる制御デザインのしやすさ/スクリプト化、速いスイッチング等による、複雑な制御の切り替え時におけるヒューマンエラーの軽減/レーザーパワー、温度等、長期間モニタの提供 |
CLIO digital 1st phase
目標
- LIGOデジタルシステムを小規模なサーボで稼働させ、 その最初の利点が享受できる。
目標達成時期
- 8月末
上記目標を達成するために、次の事項が出来るようになるべし
- mass lock loopをデジタル化する。
- 感度がリアルタイム表示される。
- 常温ベスト(+α)感度が維持される
上記機能を達成するために必要な回路類の検討
- プロセッサとExpansion Chasisを光接続したものをセンター部に置く。つまり現段階でエンドにI/Fを設置する必要は無い。
- 現段階でTiming Systemを組む必要は無いと判断した。
- これはTiming systemがLIGOのサイトの各ラックにAdvLIGOの仕様を満たす1ppsをdistributeする ものであると推測されるからである。[要確認]。
- 現有のGPSが1pps outputを持っているため、GPS serverを購入する必要も基本的には無い。
- 逆に、AdvLIGOの最新のTiming SystemはFPGA等を用いたものであり、内製はほぼ不可能
- 疑問点1: processor側になにか供給する必要があるか？
- (答)ADC/DACに64kHzの0−5Vの矩形波を入れる必要有り
- 疑問点2: expansion chasis内のclock driverとは何者か？1PPSをADCのSYNCに供給するという理解で正しいか？
- (答)上記の64kHzの信号を入れるカード、SCSI68pinケーブルに入れる
作製が必要なユニット
- ユニット数を確認
- とくにWhite/Dewhiteの調整のためBinary I/Oチャンネルが必要と思うので確認
- ラックの必要ユニット数の確認
- 結構な数のケーブルが必要(SCSI68P, D-sub 37など)
- differentialもので2Pin LEMOなどが使用されている部分の手当など
必要アイテム概要
- CentOS, Real Time Core, Matlab
- Expansion chassis
- ADC
- DAC
- I/O binary
- General linux for operation and monitor
- CDS software (RTFE, DAQS, EPICS, AWG, DTT, foton, dataviewer, striptool, ezca, tds, burt, conlog)
- Related Analog circuits
- Timing system
- Whitening, dewhitening, anti aliasing, anti imaging filters
