PerformanceTest

CLIOのデジタル制御システムに関わる回路類の性能評価とデータ蓄積方法を、試行しながら考える。 評価方法については、2010年6月中にだいたいの目処をつけることを目標とする。（担当：大石、斉藤、supervisor：宮川、辰巳ほか）参考： 2．辰巳からの要望　の3

CLIO Digital

• CLIOのアナログ-デジタル間は、とりあえず以下のように構成されている。

近日中に、以下のように変更予定。

• （white/dewhite filterは雑音レベルを気にするときのみ使用。）
  2010年5月現在、CLIOでは、AA, DD, DRの3種類の回路を試作済 (タスクリスト参照)。
  今後、CLIOの感度を出していくための基礎データとして、これらの構成要素の特性を調べ、記録していく。

• アナログ回路の特性（伝達関数、雑音レベル）の測定には、スペアナを、

• デジタル回路の特性（伝達関数、雑音レベルなど）の測定には、diaguuiを用いる。Diagguiのつかいかた
  また、現時点で、入力の60Hzの振幅が大きく、dynamic rangeを制限する可能性があることが問題となっている。

Calibration

• ADC(Analog-to-Digital Converter)は、アナログ信号をデジタルに変換するもので、CLIOで用いているのは、general standardsのPMC66-16AI64SSA-64-50MHz-MEM(16bit, 64 single channel(=32 differential input), +/-10V(40Vp-p for differential) )

デジタル信号の1LSB(Least Significant Bit)は、rangeをビット数で割ったものになり、

•   1LSB=20V/16bit=20/65536=0.305mV

入力においてこれより小さな値を識別することはできない（ただし、digital内部での処理は32bitで行われる）。

• まず、ADCのchannel 5-8において、入力信号が、Digital内部での値と整合するかのチェックを行った。 AgilentのFunction Generatorから、+/-0.5Vの矩形波を入力し、振幅のカウント数が整合しているか測定した。 振幅は、4channelにおいて、3263.34から3264.7程度のばらつきで、

   1V/1LSB=3276.8

  と比較すると、12LSB(0.4%)程度のずれがあり、また、+側に7LSBほどずれていたが、これらの振幅とオフセットは入力の信号によって若干変化するようであった。今回の測定では、この程度のずれは問題ないと考えられる。

雑音測定

ADCの雑音スペクトル測定

• まずADCの雑音を測定する。入力の差動入力をshortして、diagguiで測定した。input_shorted_ADC_powerspec_ch5_8.pdf

伝達関数測定

Differential Driverの測定

• DDの各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。出力側はSR560で取った。結果、特に大きな問題はなさそう。位相の反転は要確認。

スペアナからのデータの取り出しについては、こちらを参照。

AntiAliasingFilterの測定

AntiAliasingFilterは、現在Differential Driverと同じ基盤を使っているので、基盤番号はDDと同じになる。 よって、SNは005, 006としておく。伝達関数の測定は、HP3562Aを用いて行った。 今回は、65kHz付近の周波数分解能は600Hzほどで測定を行っているので、gain@65535Hzは、実際には65501Hzの値を読んでいる。 notch周波数の精度もその程度である。

Differential Receiverの測定

DRの各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。

遅延時間の測定

カップリング測定

カップリングの測定は、ADC/DACでまず行う。