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PerformanceTest

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PerformanceTest

CLIOのデジタル制御システムに関わる回路類の性能評価とデータの蓄積方法を、試行しながら考える。評価方法については、2010年6月中にだいたいの評価方法の目処をつけ、7月中に評価を行うことを目標とする。（担当：大石、斉藤、supervisor：宮川、辰巳ほか）参考： 2．辰巳からの要望　の3

CLIO Digital

CLIOのアナログ-デジタル間は、とりあえず以下のように構成されている。

Analog input

(Whitening Filter)

Differential driver

AntiAliasing Filter

ADC

Digital control

DAC

AntiImaging Filter(=AA)

Differential Receiver

(Dewhitening Filter)

Analog output

近日中に、以下のように変更予定。

Analog input

Differential Driver

(Whitening filter)

AntiAliasing Filter

ADC

Digital Control

DAC

AntiImaging Filter(=AA)

Differential Receiver

(Dewhitening filter)

Analog output

（white/dewhite filterは雑音レベルを気にするときのみ使用。）
2010年5月現在、CLIOでは、AA, DD, DRの3種類の回路を試作済 (タスクリスト参照)。
今後、CLIOの感度を出していくための基礎データとして、これらの構成要素の特性を調べ、記録していく。
アナログ回路の特性（伝達関数、雑音レベル）の測定には、スペアナを、
デジタル回路の特性（伝達関数、雑音レベルなど）の測定には、diaguuiを用いる。Diagguiのつかいかた
また、CLIO内は特に電源60Hzの振幅が大きく、これがdynamic rangeを制限する可能性がある。 2010年6月にLCGT予算が一部つくことになった。本試験は、上記目的のほか、 LCGT用のDigital system仕様書策定のためにも行っていく。

ADCの評価

ADC(Analog-to-Digital Converter)は、アナログ信号をデジタルに変換するもので、general standards社のPMC66-16AI64SSA-64-50MHz-MEM(16bit, 64 single channel(=32 differential input), +/-10V(40Vp-p for differential) )を用いている。

ADCの評価は、入力信号に対する応答、雑音レベルの2つの観点から行う。

calibration

デジタル信号の1LSB(Least Significant Bit)は、rangeをビット数で割ったものになり、

```
  1LSB=20V/16bit=20/65536=0.305mV
```

入力においてこれより小さな値を識別することはできない（ただし、digital内部での処理は32bitで行われる）。

ADCのchannel 5-8において、入力信号が、Digital内部での値と整合するかのチェックを行った。 AgilentのFunction Generatorから、+/-0.5Vの矩形波を入力し、振幅のカウント数が整合しているか測定した。振幅は、4channelにおいて、3263.34から3264.7程度のばらつきで、
```
 1V/1LSB=3276.8
```
と比較すると、12LSB(0.4%)程度のずれがあり、また、+側に7LSBほどずれていたが、これらの振幅とオフセットは入力の信号によって若干変化するようであった。今回の測定では、この程度のずれは問題ないと考えられる。

ADCの雑音スペクトル測定

まずADCの雑音を測定する。入力の差動入力をshortして、diagguiで測定した。input_shorted_ADC_powerspec_ch5_8.pdf

DACの評価

ADC同様、デジタル入力からアナログ出力への較正と、雑音を評価する。

calibration

DACの雑音スペクトル測定

HP3562Aをもちいて、DACの雑音スペクトルを測定する。設定は、POWER SPECモード、入力coupling AC、linear specで、Hanning window、Avg:10(stable mean)、周波数は100Hz(LF)と100kHz(HF)で測定した。表示はrms V/sqrt(Hz)。入力状態を3種類変えて、DRの出力スペクトルを測定した。
AI(SN006)の入力をshortして、出力をDR(SN002)に接続し、その出力をみる。

	shortedAI(SN006)>DR(SN002)	ZeroFilledDAC>AI(SN006)>DR(SN002)
グラフ	PS_SAI006_DR002.pdf	PS_ZDAC_AI006_DR002.pdf
ch1	PS_SAI006_DR002_ch1_LF.txt	PS_ZDAC_AI006_DR002_ch1_LF.txt
	PS_SAI006_DR002_ch1_HF.txt	PS_ZDAC_AI006_DR002_ch1_HF.txt
ch2	PS_SAI006_DR002_ch2_LF.txt	PS_ZDAC_AI006_DR002_ch2_LF.txt
	PS_SAI006_DR002_ch2_HF.txt	PS_ZDAC_AI006_DR002_ch2_HF.txt
ch3	PS_SAI006_DR002_ch3_LF.txt	PS_ZDAC_AI006_DR002_ch3_LF.txt
	PS_SAI006_DR002_ch3_HF.txt	PS_ZDAC_AI006_DR002_ch3_HF.txt
ch4	PS_SAI006_DR002_ch4_LF.txt	PS_ZDAC_AI006_DR002_ch4_LF.txt
	PS_SAI006_DR002_ch4_HF.txt	PS_ZDAC_AI006_DR002_ch4_HF.txt

回路の評価

Differential Driverの評価

DDの各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。出力側はSR560で取った。結果、特に大きな問題はなさそう。位相の反転は要確認。

スペアナからのデータの取り出しについては、こちらを参照。

型番	基盤番号	入力チャンネル	グラフ	テキストデータ	古いデータ(あれば)
0900061	SN001	1	TF_DD_SN001_gain.pdf	TF0900061SN001ch1.txt
0900061	SN001	2	TF_DD_SN001_phase.pdf	TF0900061SN001ch2.txt
0900061	SN001	3		TF0900061SN001ch3.txt
0900061	SN001	4		TF0900061SN001ch4.txt
0900061	SN002	1	TF_DD_SN002_gain.pdf	TF0900061SN002ch1_rev.txt	TF0900061SN002ch1.txt
0900061	SN002	2	TF_DD_SN002_phase.pdf	TF0900061SN002ch2_rev.txt	TF0900061SN002ch2.txt
0900061	SN002	3		TF0900061SN002ch3.txt
0900061	SN002	4		TF0900061SN002ch4.txt
0900061	SN003	1	TF_DD_SN003_gain.pdf	TF0900061SN003ch1_rev.txt	TF0900061SN003ch1.txt
0900061	SN003	2	TF_DD_SN003_phase.pdf	TF0900061SN003ch2.txt
0900061	SN003	3		TF0900061SN003ch3.txt
0900061	SN003	4		TF0900061SN003ch4.txt
0900061	SN004	1	TF_DD_SN004_gain.pdf	TF0900061SN004ch1.txt
0900061	SN004	2	TF_DD_SN004_phase.pdf	TF0900061SN004ch2_rev.txt	TF0900061SN004ch2.txt
0900061	SN004	3		TF0900061SN004ch3.txt
0900061	SN004	4		TF0900061SN004ch4_rev.txt	TF0900061SN004ch4.txt

60Hzの除去性能

AntiAliasing(=AntiImaging)Filterの測定

AntiAliasingFilterは、現在Differential Driverと同じ基盤を使っているので、基盤番号はDDと同じになる。よって、SNは005, 006としておく。伝達関数の測定は、HP3562Aを用いて行った。今回は、65kHz付近の周波数分解能は600Hzほどで測定を行っているので、gain@65535Hzは、実際には65501Hzの値を読んでいる。 notch周波数の精度もその程度である。

型番	基盤番号	入力ch	グラフ	テキストデータ	notch freq.	gain @ 65536Hz
0900061	SN005	1	TF_AA_SN005_gain.pdf	TF0900061SN005ch1.txt	68.391kHz	-72.9dB
0900061	SN005	2	TF_AA_SN005_phase.pdf	TF0900061SN005ch2.txt	70.794kHz	-70.2dB
0900061	SN005	3		TF0900061SN005ch3.txt	70.794kHz	-71.3dB
0900061	SN005	4		TF0900061SN005ch4.txt	70.794kHz	-71.6dB
0900061	SN006	1	TF_AA_SN006_gain.pdf	TF0900061SN006ch1.txt	68.391kHz	-72.9dB
0900061	SN006	2	TF_AA_SN006_phase.pdf	TF0900061SN006ch2.txt	68.391kHz	-73.0dB
0900061	SN006	3		TF0900061SN006ch3.txt	70.794kHz	-70.9dB
0900061	SN006	4		TF0900061SN006ch4.txt	70.794kHz	-71.8dB

Differential Receiverの測定

DRの各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。
SN001のch2は、抵抗が一本抜けていたため、当初ゲインが半分であった。

型番	基盤番号	入力チャンネル	グラフ	テキストデータ	古いデータ(あれば)
0900067	SN001	1	TF_DR_SN001_gain_rev.pdf	TF0900067SN001ch1.txt
0900067	SN001	2	TF_DR_SN001_phase_rev.pdf	TF0900067SN001ch2_rev.txt	TF0900067SN001ch2.txt
0900067	SN001	3		TF0900067SN001ch3.txt
0900067	SN001	4		TF0900067SN001ch4.txt
0900067	SN002	1	TF_DR_SN002_gain.pdf	TF0900067SN002ch1.txt
0900067	SN002	2	TF_DR_SN002_phase.pdf	TF0900067SN002ch2.txt
0900067	SN002	3		TF0900067SN002ch3.txt
0900067	SN002	4		TF0900067SN002ch4.txt
0900067	SN003	1	TF_DR_SN003_gain.pdf	TF0900067SN003ch1.txt
0900067	SN003	2	TF_DR_SN003_phase.pdf	TF0900067SN003ch2.txt
0900067	SN003	3		TF0900067SN003ch3.txt
0900067	SN002	4		TF0900067SN003ch4.txt

遅延時間の測定

カップリング測定

カップリングの測定は、ADC/DACでまず行う。

CLIO/Tasks/DigitalControl/PerformanceTest (last edited 2011-07-04 16:12:43 by NaokoOhishi)

-  ⇤ ← Revision 158 as of 2010-07-29 13:08:26 → 
  Size: 10240
  Editor: NaokoOhishi
  Comment:
+   ← Revision 159 as of 2010-07-29 13:24:28 → ⇥
  Size: 10672
  Editor: NaokoOhishi
  Comment:
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 Line 4:
-CLIOのデジタル制御システムに関わる回路類の性能評価とデータ蓄積方法を、試行しながら考える。
評価方法については、2010年6月中にだいたいの評価方法の目処をつけ、7月中に評価を行うことを目標とする。（担当：大石、斉藤、supervisor：宮川、辰巳ほか）参考：
+CLIOのデジタル制御システムに関わる回路類の性能評価とデータの蓄積方法を、試行しながら考える。
評価方法については、2010年6月中にだいたいの評価方法の目処をつけ、7月中に評価を行うことを目標とする。
（担当：大石、斉藤、supervisor：宮川、辰巳ほか）参考：
-Line 25:
+Line 26:
-== Calibration ==
+年6月にLCGT予算が一部つくことになった。本試験は、上記目的のほか、
 LCGT用のDigital system仕様書策定のためにも行っていく。
-Line 27:
+Line 29:
- ADC(Analog-to-Digital Converter)は、アナログ信号をデジタルに変換するもので、CLIOで用いているのは、general standardsの[[http://www.generalstandards.com/view-products.php?product=pmc66-16ai64ssa|　PMC66-16AI64SSA-64-50MHz-MEM]](16bit, 64 single channel(=32 differential input), +/-10V(40Vp-p for differential) )
+== ADCの評価 ==

　ADC(Analog-to-Digital Converter)は、アナログ信号をデジタルに変換するもので、general standards社の[[http://www.generalstandards.com/view-products.php?product=pmc66-16ai64ssa|　PMC66-16AI64SSA-64-50MHz-MEM]](16bit, 64 single channel(=32 differential input), +/-10V(40Vp-p for differential) )を用いている。<<BR>>
ADCの評価は、入力信号に対する応答、雑音レベルの2つの観点から行う。

=== calibration ===
-Line 33:
+Line 41:
- まず、ADCのchannel 5-8において、入力信号が、Digital内部での値と整合するかのチェックを行った。
+　ADCのchannel 5-8において、入力信号が、Digital内部での値と整合するかのチェックを行った。
-Line 41:
+Line 50:
-== 雑音測定 ==
-Line 44:
+Line 52:
-Line 45:
+Line 54:
+== DACの評価 ==
 ADC同様、デジタル入力からアナログ出力への較正と、雑音を評価する。

=== calibration ===
-Line 65:
+Line 79:
-== 伝達関数測定 ==
+== 回路の評価 ==
-Line 67:
+Line 81:
-=== Differential Driverの測定 ===
+=== Differential Driverの評価 ===
-Line 89:
+Line 104:
+== 60Hzの除去性能 ==
-Line 90:
+Line 107:
-Line 129:
+Line 147:
-== 60Hzの除去性能 ==