PerformanceTest

目標：CLIOのデジタル制御システムに関わる回路類の性能評価（評価基準の指定）と評価データ蓄積方法の決定。
2010年6月の評価開始以後、LCGTに予算がついたため、LCGTデジタル用の仕様書作成も目的に含める。
担当：大石、斉藤
supervisor：宮川、辰巳、神田ほか
参考：2．辰巳からの要望　の3

CLIO Digital

CLIOのアナログ-デジタル間は、2010年6月現在、以下のように構成されている。

近日中に、以下のように変更予定。

CLIO内は電源60Hzの振幅が大きく、これがdynamic rangeを制限する可能性があるため、初段に差動入力回路を入れる。
white/dewhite filterは雑音レベルを気にするときのみ使用。
2010年5月現在、CLIOでは、AA, DD, DRの3種類の回路を試作済 (タスクリスト参照)。

今後、CLIOの感度を出していくための基礎データとして、これらの構成要素の特性を調べ、記録していく。 * アナログ回路の特性（伝達関数、雑音レベル）の測定には、スペアナを（参考：スペアナからのデータ取り出し）　 * デジタル回路の特性（伝達関数、雑音レベル）の測定には、diaguuiを用いる。Diagguiのつかいかた

ADCの評価

• ADC(Analog-to-Digital Converter)は、アナログ信号をデジタル信号に変換するもので、CLIO, LCGTでは、General Standards社の　PMC66-16AI64SSA-64-50MHz-MEM; 16bit, 64 single channel(=32 differential input), +/-10V (40Vp-p for differential) を用いている。
  ADCの評価は、入力信号に対する応答、雑音レベルの2つの観点から行う。

  チャネルとtest pointの対応はこちら(2010.Nov時点)

calibration

• デジタル信号の1LSB(Least Significant Bit)は、rangeをビット数で割ったものになり、

    1LSB=20V/16bit=20/65536=0.305mV

  入力においてこれより小さな値を識別することはできない。 ただし、現在CLIO digitalで測定可能なADC入力のtest pointでは、decimationと（おそらく64kHzでサンプリングした

生のADCデータに何らかの平均化操作を施して16kHzに落とす）とソフトでのAntiAliasing FilterがADCの後に入った状態が 計測され、digital内部での処理は24または32bitで行われていることに注意が必要である。以下は、16kHzでの測定結果。

• 安定化オフセット回路CLIO/Tasks/DigitalControlsを用いて、

（±10mVを30点。0.02/30=0.67mV、最大電圧付近の5%を30点。10Vで考えると、5%/30=0.5V/30=16.7mV。マイナス側も。

• それから、最大電圧を超えた場合のふるまい。110,120,130,140,150%を正負両方で。100点計測＝20V/100=0.2V）。

全チャンネル測定

全体のグラフ[[]]

測定２

• 以下は初期結果。 ADCのchannel 5-8において、入力信号が、Digital内部での値と整合するかのチェックを行った。 AgilentのFunction Generatorから、+/-0.5Vの矩形波を入力し、振幅のカウント数が整合しているか測定した。 基準値は

  　1V/1LSB=3276.8

  で、誤差を%で併記した。

  channel	input +0.5V	input -0.5V	amplitude	offset
  ch5	1638.25	-1626.06	3264.31 (0.4%)	12.19 (0.4%)
  ch6	1637.54	-1627.01	3264.55 (0.4%)	10.53 (0.3%)
  ch7	1637.93	-1626.78	3264.71 (0.4%)	11.15 (0.3%)
  ch8	1639.37	-1623.97	3263.34 (0.4%)	15.40 (0.5%)

ADC雑音スペクトル測定

• i)入力を短絡した場合、 ii)DC1Vを入力した場合、および iii)振幅1V@1kHzの信号を入力した場合の雑音スペクトルを測定する。

信号はAgilent Function Generator 33220Aより出力し、測定にはdiagguiを用いた。発振器から出た振幅1V@1kHzのスペクトルをHewlett Packardのスペアナ(HP3562A Dynamic Signal Analyzer)で測定した結果は、こちら。1kHzの高調波(2,3,5kHzなど)は、デジタルを介さない測定でも見られている（振幅は若干小さい）。この測定では、信号線のGNDを差動入力の負側につないでいるため、デジタルでの測定値は、入力されたアナログ信号の振幅の半分になる。DC1Vは、発振器出力501.1mVDCで行った。

• 	input short spec	input short hist	input 1VDC spec	input 1Vpp@1kHz	1Vpp@1kHz+AA
  ch0_3	IS_P_Ch0_3	IS_H_Ch0_3	ID_P_Ch0_3	IA_P_Ch0_3
  ch4_7	IS_P_Ch4_7	IS_H_Ch4_7	ID_P_Ch4_7	IA_P_Ch4_7
  ch8_9	IS_P_Ch8_9	IS_H_Ch8_9	ID_P_Ch8_9	IA_P_Ch8_9
  ch16_19	IS_P_Ch16_19	IS_H_Ch16_19	ID_P_Ch16_19	IA_P_Ch16_19
  ch20_23	IS_P_Ch20_23	IS_H_Ch20_23	ID_P_Ch20_23	IA_P_Ch20_23
  ch24_27	IS_P_Ch24_27	IS_H_Ch24_27	ID_P_Ch24_27	IA_P_Ch24_27
  ch28_31	IS_P_Ch28_31	IS_H_Ch28_31	ID_P_Ch28_31	IA_P_Ch28_31

DACの評価

• DAC(Digital-to-Analog Converter)は、デジタル信号をアナログ信号に変換するもので、General Standards社の　PMC66-16AO16-16-F0-DF-MEM; 16bit, 16　differential output, +/-5V(20Vp-p for differential) を用いている。
  デジタル入力からアナログ出力への較正と、雑音を評価する。

calibration

DACの雑音スペクトル測定

• HP3562Aをもちいて、DACの雑音スペクトルを測定する。設定は、POWER SPECモード、入力coupling AC、linear specで、Hanning window、Avg:10(stable mean)、周波数は100Hz(LF)と100kHz(HF)で測定した。表示はrms V/sqrt(Hz)。 入力状態を3種類変えて、DRの出力スペクトルを測定した。
  

• AI(SN006)の入力をshortして、出力をDR(SN002)に接続し、その出力をみる。

Differential Driverの評価

• DDを入れる主目的は、60Hzなどの雑音の除去である。

  各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。位相の反転は要確認。
  

60Hzの除去性能

AntiAliasing(=AntiImaging)Filterの測定

AntiAliasingFilterは、高周波の映り込みを避けるためのもので、AntiImaging filterと同じである。 現在Differential Driverと同じ基盤を使っているので、基盤番号はDDと同じになる。 よって、SNは005, 006としておく。伝達関数の測定は、HP3562Aを用いて行った。 今回は、65kHz付近の周波数分解能は600Hzほどで測定を行っているので、gain@65535Hzは、実際には65501Hzの値を読んでいる。 notch周波数の精度もその程度である。

Differential Receiverの測定

DRの各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。
SN001のch2は、抵抗が一本抜けていたため、当初ゲインが半分であった。

遅延時間とカップリングの評価

• DACからの出力を、D-SUB 9pinでADCにつないで、遅延時間とカップリングの評価を行った。 DACとADCの比から、低周波で-6dBとなる。