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 目標：CLIOのデジタル制御システムに関わる回路類の性能評価（評価基準の指定）と評価データ蓄積方法の決定。<<BR>>
 2010年6月の評価開始以後、LCGTに予算がついたため、LCGTデジタル用の仕様書作成も目的に含める。<<BR>>
 担当：大石、斉藤 <<BR>>
 supervisor：宮川、辰巳、神田ほか<<BR>>
 参考：[[CLIO/ Tasks/ DigitalControl/ Caltech_setup|2．辰巳からの要望　の3]]<<BR>>

 <<TableOfContents>>		 目標：CLIOのデジタル制御システムに関わる回路類の性能評価（評価基準の指定）と評価データ蓄積方法の決定。<<BR>>
2010年6月の評価開始以後、LCGTに予算がついたため、LCGTデジタル用の仕様書作成も目的に含める。<<BR>>
担当：大石、斉藤 <<BR>>
supervisor：宮川、辰巳、神田ほか<<BR>>
参考：[[CLIO/ Tasks/ DigitalControl/ Caltech_setup|2．辰巳からの要望　の3]]<<BR>>

<<TableOfContents>>
Line 13: Line 13:
 CLIOのアナログ-デジタル間は、2010年6月現在、以下のように構成されている。
 ||Analog input ||>||(Whitening Filter)||>|| Differential driver||>|| AntiAliasing Filter|| >|| ADC ||>|| Digital control ||>|| DAC ||>||AntiImaging Filter(=AA) ||>|| Differential Receiver ||>|| (Dewhitening Filter) ||>||Analog output||

 近日中に、以下のように変更予定。
 ||Analog input ||>||Differential Driver||>||(Whitening filter)||>||AntiAliasing Filter||>||ADC||>||Digital Control||>||DAC||>||AntiImaging Filter(=AA)||>||Differential Receiver||>||(Dewhitening filter)||>||Analog output||

 CLIO内は電源60Hzの振幅が大きく、これがdynamic rangeを制限する可能性があるため、初段に差動入力回路を入れる。<<BR>>
 white/dewhite filterは雑音レベルを気にするときのみ使用。<<BR>>
 2010年5月現在、CLIOでは、AA, DD, DRの3種類の回路を試作済
 ([[http://gw.icrr.u-tokyo.ac.jp/JGWwiki/CLIO/Tasks/DigitalControl/TaskList|タスクリスト]]参照)。<<BR>>

 今後、CLIOの感度を出していくための基礎データとして、これらの構成要素の特性を調べ、記録していく。
 * アナログ回路の特性（伝達関数、雑音レベル）の測定には、スペアナを（参考：[[CLIO/SiteInfo/operation/DataTransfer |スペアナからのデータ取り出し]]）　
 * デジタル回路の特性（伝達関数、雑音レベル）の測定には、diaguuiを用いる。[[CLIO/Tasks/DigitalControl/Diaggui|Diagguiのつかいかた]]<<BR>>		 CLIOのアナログ-デジタル間は、2010年6月現在、以下のように構成されている。
||Analog input ||>||(Whitening Filter)||>|| Differential driver||>|| AntiAliasing Filter|| >|| ADC ||>|| Digital control ||>|| DAC ||>||AntiImaging Filter(=AA) ||>|| Differential Receiver ||>|| (Dewhitening Filter) ||>||Analog output||

近日中に、以下のように変更予定。
||Analog input ||>||Differential Driver||>||(Whitening filter)||>||AntiAliasing Filter||>||ADC||>||Digital Control||>||DAC||>||AntiImaging Filter(=AA)||>||Differential Receiver||>||(Dewhitening filter)||>||Analog output||

CLIO内は電源60Hzの振幅が大きく、これがdynamic rangeを制限する可能性があるため、初段に差動入力回路を入れる。<<BR>>
white/dewhite filterは雑音レベルを気にするときのみ使用。<<BR>>
2010年5月現在、CLIOでは、AA, DD, DRの3種類の回路を試作済
([[http://gw.icrr.u-tokyo.ac.jp/JGWwiki/CLIO/Tasks/DigitalControl/TaskList|タスクリスト]]参照)。<<BR>>

今後、CLIOの感度を出していくための基礎データとして、これらの構成要素の特性を調べ、記録していく。
* アナログ回路の特性（伝達関数、雑音レベル）の測定には、スペアナを（参考：[[CLIO/SiteInfo/operation/DataTransfer |スペアナからのデータ取り出し]]）　
* デジタル回路の特性（伝達関数、雑音レベル）の測定には、diaguuiを用いる。[[CLIO/Tasks/DigitalControl/Diaggui|Diagguiのつかいかた]]<<BR>>
Line 30: Line 30:
 ADC(Analog-to-Digital Converter)は、アナログ信号をデジタル信号に変換するもので、CLIO, LCGTでは、General Standards社の　[[http://www.generalstandards.com/view-products.php?product=pmc66-16ai64ssa|　PMC66-16AI64SSA-64-50MHz-MEM]]; 16bit, 64 single channel(=32 differential input), +/-10V (40Vp-p for differential) を用いている。<<BR>>
 ADCの評価は、入力信号に対する応答、雑音レベルの2つの観点から行う。

 チャネルとtest pointの対応は[[CLIO/Tasks/DigitalControl/ADC_C2TP_List|こちら]](2010.Nov時点)		 ADC(Analog-to-Digital Converter)は、アナログ信号をデジタル信号に変換するもので、CLIO, LCGTでは、General Standards社の　[[http://www.generalstandards.com/view-products.php?product=pmc66-16ai64ssa|　PMC66-16AI64SSA-64-50MHz-MEM]]; 16bit, 64 single channel(=32 differential input), +/-10V (40Vp-p for differential) を用いている。<<BR>>
ADCの評価は、入力信号に対する応答、雑音レベルの2つの観点から行う。

channelとtest pointの対応は[[CLIO/Tasks/DigitalControl/ADC_C2TP_List|こちら]](2010.Nov時点)
Line 37: Line 37:
 デジタル信号の1LSB(Least Significant Bit)は、rangeをビット数で割ったものになり、
 {{{
  1LSB=20V/16bit=20/65536=0.305mV
 }}}
 入力においてこれより小さな値を識別することはできない（ただし、digital内部での処理は32bitで行われる）。<<BR>>

 線形性の確認
 
 安定化オフセット回路（2010年12月中旬TAMAより到着予定）を用いて、系統的に試験をする予定
（±0.01Vを30点。0.02/30=0.67mV、最大電圧付近の5%を30点。10Vで考えると、5%/30=0.5V/30=16.7mV。マイナス側も。
 それから、最大電圧を超えた場合のふるまい。110,120,130,140,150%を正負両方で。100点計測＝20V/100=0.2V）。
 デジタル信号の1LSB(Least Significant Bit)は、rangeをビット数で割ったものになり、
{{{
 1LSB=20V/16bit=20/65536=0.305mV
}}}
入力においてこれより小さな値を識別することはできない。

ただし、現在CLIO digitalで測定可能なADC入力のtest pointでは、decimation（おそらく64kHzでサンプリングした
生のADCデータに何らかの平均化操作を施して16kHzに落とす）とソフトでのAntiAliasing FilterがADCの後に入った状態が
計測され、digital内部での処理は24または32bitで行われていること、さらに差動入力(±nVを入力するとnVと認識する)
を前提としているため、陽極？のみに1Vを入力すると、ADCでは0.5Vと表示されることに注意。
以下の測定結果には、上記注意事項が適用される。<<BR>>

安定化オフセット回路[[CLIO/Tasks/DigitalControls]]を用いて、
（±10mVを30点。0.02/30=0.67mV、最大電圧付近の5%を30点。10Vで考えると、5%/30=0.5V/30=16.7mV。マイナス側も。
それから、最大電圧を超えた場合のふるまい。110,120,130,140,150%を正負両方で。100点計測＝20V/100=0.2V）。

====　全チャンネル測定　====

 積分非直線性(Integral Nonlinearity)の評価
 ADC入力に対して、

||Ch ||coeff:a[LSB/V]||graph||
||ch0_3|| || ||
||ch4_7||||||
||ch8_9||||||
||ch16_19||||||
||ch20_23||||||
||ch24_27||||||
||ch28_31||||||

測定２
|| ||-15V||-14V||-13V||-12V||-11V||11V||12V||13V||14V||15V||
||Ch0_3|| || || || || || || || || || ||

||0.000V||||||||||||
||0.5mV||||||||||||
||1.0mV||||||||||||
||1.5mV||||||||||||
||2.0mV||||||||||||
||2.5mV||||||||||||
||3.0mV||||||||||||
||3.5mV||||||||||||
||4.0mV||||||||||||
||4.5mV||||||||||||
||5.0mV||||||||||||
||5.5mV||||||||||||
||6.0mV||||||||||||
||6.5mV||||||||||||
||7.0mV||||||||||||
||7.5mV||||||||||||
||8.0mV||||||||||||
||8.5mV||||||||||||
||9.0mV||||||||||||
||9.5mV||||||||||||
||10.0mV||||||||||||
Line 70: Line 113:
 iii)1Vp-p@1kHzの信号を入力した場合の雑音スペクトルを測定する。
 信号はAgilent Function Generator 33220Aより出力し、測定にはdiagguiを用いた。1Vp_p@1kHzの1信号をスペアナ()で測定した結果は[[attachment:1V1k |こちら]]。DC1Vは、発信器出力501.1mVDCで行った。		  iii)振幅1V@1kHzの信号を入力した場合の雑音スペクトルを測定する。

信号はAgilent Function Generator 33220Aより出力し、測定にはdiagguiを用いた。発振器から出た振幅1V@1kHzのスペクトルをHewlett Packardのスペアナ(HP3562A Dynamic Signal Analyzer)で測定した結果は、[[attachment:1V1k |こちら]]。1kHzの高調波(2,3,5kHzなど)は、デジタルを介さない測定でも見られている（振幅は若干小さい）。この測定では、信号線のGNDを差動入力の負側につないでいるため、デジタルでの測定値は、入力されたアナログ信号の振幅の半分になる。DC1Vは、発振器出力501.1mVDCで行った。
Line 74: Line 118:
 ||ch0_3||[[attachment:input_shorted_ADC_powerspec_ch0_3.pdf|IS_P_Ch0_3]]||[[attachment:input_shorted_ADC_hist_ch0_3.pdf|IS_H_Ch0_3]]||[[attachment:input_DC1V_ADC_powerspec_ch0_3.pdf|ID_P_Ch0_3]]||[[attachment:input_1V1k_ADC_powerspec_ch0_3.pdf|IA_P_Ch0_3]]||||
 ||ch4_7||[[attachment:input_shorted_ADC_powerspec_ch4_7.pdf|IS_P_Ch4_7]]||[[attachment:input_shorted_ADC_hist_ch4_7.pdf|IS_H_Ch4_7]]||[[attachment:input_DC1V_ADC_powerspec_ch4_7.pdf|ID_P_Ch4_7]]||[[attachment:input_1V1k_ADC_powerspec_ch4_7.pdf|IA_P_Ch4_7]]||||
 ||ch8_9||[[attachment:input_shorted_ADC_powerspec_ch8_9.pdf|IS_P_Ch8_9]]||[[attachment:input_shorted_ADC_hist_ch8_9.pdf|IS_H_Ch8_9]]||[[attachment:input_DC1V_ADC_powerspec_ch8_9.pdf|ID_P_Ch8_9]]||[[attachment:input_1V1k_ADC_powerspec_ch8_9.pdf|IA_P_Ch8_9]]||||
 ||ch16_19||[[attachment:input_shorted_ADC_powerspec_ch16_19.pdf|IS_P_Ch16_19]]||[[attachment:input_shorted_ADC_hist_ch16_19.pdf|IS_H_Ch16_19]]||[[attachment:input_DC1V_ADC_powerspec_ch16_19.pdf|ID_P_Ch16_19]]||[[attachment:input_1V1k_ADC_powerspec_ch16_19.pdf|IA_P_Ch16_19]]||||
 ||ch20_23||[[attachment:input_shorted_ADC_powerspec_ch20_23.pdf|IS_P_Ch20_23]]||     ||[[attachment:input_DC1V_ADC_powerspec_ch20_23.pdf|ID_P_Ch20_23]]||[[attachment:input_1V1k_ADC_powerspec_ch20_23.pdf|IA_P_Ch20_23]]||||
 ||ch24_27||[[attachment:input_shorted_ADC_powerspec_ch24_27.pdf|IS_P_Ch24_27]]||     ||[[attachment:input_DC1V_ADC_powerspec_ch24_27.pdf|ID_P_Ch24_27]]||[[attachment:input_1V1k_ADC_powerspec_ch24_27.pdf|IA_P_Ch24_27]]||||
 ||ch28_31||[[attachment:input_shorted_ADC_powerspec_ch28_31.pdf|IS_P_Ch28_31]]||     ||[[attachment:input_DC1V_ADC_powerspec_ch28_31.pdf|ID_P_Ch28_31]]||[[attachment:input_1V1k_ADC_powerspec_ch28_31.pdf|IA_P_Ch28_31]]||||		  ||ch0_3||[[attachment:input_shorted_ADC_powerspec_ch0_3.pdf|IS_P_Ch0_3]]||[[attachment:input_short_ADC_hist_ch0_3.pdf|IS_H_Ch0_3]]||[[attachment:input_DC1V_ADC_powerspec_ch0_3.pdf|ID_P_Ch0_3]]||[[attachment:input_1V1k_ADC_powerspec_ch0_3.pdf|IA_P_Ch0_3]]||||
 ||ch4_7||[[attachment:input_shorted_ADC_powerspec_ch4_7.pdf|IS_P_Ch4_7]]||[[attachment:input_short_ADC_hist_ch4_7.pdf|IS_H_Ch4_7]]||[[attachment:input_DC1V_ADC_powerspec_ch4_7.pdf|ID_P_Ch4_7]]||[[attachment:input_1V1k_ADC_powerspec_ch4_7.pdf|IA_P_Ch4_7]]||||
 ||ch8_9||[[attachment:input_shorted_ADC_powerspec_ch8_9.pdf|IS_P_Ch8_9]]||[[attachment:input_short_ADC_hist_ch8_9.pdf|IS_H_Ch8_9]]||[[attachment:input_DC1V_ADC_powerspec_ch8_9.pdf|ID_P_Ch8_9]]||[[attachment:input_1V1k_ADC_powerspec_ch8_9.pdf|IA_P_Ch8_9]]||||
 ||ch16_19||[[attachment:input_shorted_ADC_powerspec_ch16_19.pdf|IS_P_Ch16_19]]||[[attachment:input_short_ADC_hist_ch16_19.pdf|IS_H_Ch16_19]]||[[attachment:input_DC1V_ADC_powerspec_ch16_19.pdf|ID_P_Ch16_19]]||[[attachment:input_1V1k_ADC_powerspec_ch16_19.pdf|IA_P_Ch16_19]]||||
 ||ch20_23||[[attachment:input_shorted_ADC_powerspec_ch20_23.pdf|IS_P_Ch20_23]]||[[attachment:input_short_ADC_hist_ch20_23.pdf|IS_H_Ch20_23]]||[[attachment:input_DC1V_ADC_powerspec_ch20_23.pdf|ID_P_Ch20_23]]||[[attachment:input_1V1k_ADC_powerspec_ch20_23.pdf|IA_P_Ch20_23]]||||
 ||ch24_27||[[attachment:input_shorted_ADC_powerspec_ch24_27.pdf|IS_P_Ch24_27]]||[[attachment:input_short_ADC_hist_ch24_27.pdf|IS_H_Ch24_27]]||[[attachment:input_DC1V_ADC_powerspec_ch24_27.pdf|ID_P_Ch24_27]]||[[attachment:input_1V1k_ADC_powerspec_ch24_27.pdf|IA_P_Ch24_27]]||||
 ||ch28_31||[[attachment:input_shorted_ADC_powerspec_ch28_31.pdf|IS_P_Ch28_31]]||[[attachment:input_short_ADC_hist_ch28_31.pdf|IS_H_Ch28_31]]||[[attachment:input_DC1V_ADC_powerspec_ch28_31.pdf|ID_P_Ch28_31]]||[[attachment:input_1V1k_ADC_powerspec_ch28_31.pdf|IA_P_Ch28_31]]||||
Line 110: Line 154:
 各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。出力側はSR560で取った。位相の反転は要確認。<<BR>>  各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。位相の反転は要確認。<<BR>>

PerformanceTest

目標：CLIOのデジタル制御システムに関わる回路類の性能評価（評価基準の指定）と評価データ蓄積方法の決定。
2010年6月の評価開始以後、LCGTに予算がついたため、LCGTデジタル用の仕様書作成も目的に含める。
担当：大石、斉藤
supervisor：宮川、辰巳、神田ほか
参考：2．辰巳からの要望　の3

Contents

  1. PerformanceTest
    1. CLIO Digital
    2. ADCの評価
      1. calibration
        1. 全チャンネル測定
      2. ADC雑音スペクトル測定
    3. DACの評価
      1. calibration
      2. DACの雑音スペクトル測定
    4. Differential Driverの評価
      1. 60Hzの除去性能
    5. AntiAliasing(=AntiImaging)Filterの測定
    6. Differential Receiverの測定
    7. 遅延時間とカップリングの評価

CLIO Digital

CLIOのアナログ-デジタル間は、2010年6月現在、以下のように構成されている。

Analog input

>

(Whitening Filter)

>

Differential driver

>

AntiAliasing Filter

>

ADC

>

Digital control

>

DAC

>

AntiImaging Filter(=AA)

>

Differential Receiver

>

(Dewhitening Filter)

>

Analog output

近日中に、以下のように変更予定。

Analog input

>

Differential Driver

>

(Whitening filter)

>

AntiAliasing Filter

>

ADC

>

Digital Control

>

DAC

>

AntiImaging Filter(=AA)

>

Differential Receiver

>

(Dewhitening filter)

>

Analog output

CLIO内は電源60Hzの振幅が大きく、これがdynamic rangeを制限する可能性があるため、初段に差動入力回路を入れる。
white/dewhite filterは雑音レベルを気にするときのみ使用。
2010年5月現在、CLIOでは、AA, DD, DRの3種類の回路を試作済 (タスクリスト参照)。

今後、CLIOの感度を出していくための基礎データとして、これらの構成要素の特性を調べ、記録していく。 * アナログ回路の特性（伝達関数、雑音レベル）の測定には、スペアナを（参考：スペアナからのデータ取り出し）　 * デジタル回路の特性（伝達関数、雑音レベル）の測定には、diaguuiを用いる。Diagguiのつかいかた

ADCの評価

ADC(Analog-to-Digital Converter)は、アナログ信号をデジタル信号に変換するもので、CLIO, LCGTでは、General Standards社の　PMC66-16AI64SSA-64-50MHz-MEM; 16bit, 64 single channel(=32 differential input), +/-10V (40Vp-p for differential) を用いている。
ADCの評価は、入力信号に対する応答、雑音レベルの2つの観点から行う。

channelとtest pointの対応はこちら(2010.Nov時点)

calibration

デジタル信号の1LSB(Least Significant Bit)は、rangeをビット数で割ったものになり、 

 1LSB=20V/16bit=20/65536=0.305mV

入力においてこれより小さな値を識別することはできない。

ただし、現在CLIO digitalで測定可能なADC入力のtest pointでは、decimation（おそらく64kHzでサンプリングした 生のADCデータに何らかの平均化操作を施して16kHzに落とす）とソフトでのAntiAliasing FilterがADCの後に入った状態が 計測され、digital内部での処理は24または32bitで行われていること、さらに差動入力(±nVを入力するとnVと認識する) を前提としているため、陽極？のみに1Vを入力すると、ADCでは0.5Vと表示されることに注意。 以下の測定結果には、上記注意事項が適用される。

安定化オフセット回路CLIO/Tasks/DigitalControlsを用いて、 （±10mVを30点。0.02/30=0.67mV、最大電圧付近の5%を30点。10Vで考えると、5%/30=0.5V/30=16.7mV。マイナス側も。 それから、最大電圧を超えた場合のふるまい。110,120,130,140,150%を正負両方で。100点計測＝20V/100=0.2V）。

全チャンネル測定

  • 積分非直線性(Integral Nonlinearity)の評価 ADC入力に対して、

Ch

coeff:a[LSB/V]

graph

ch0_3

ch4_7

ch8_9

ch16_19

ch20_23

ch24_27

ch28_31

測定２

-15V

-14V

-13V

-12V

-11V

11V

12V

13V

14V

15V

Ch0_3

0.000V

0.5mV

1.0mV

1.5mV

2.0mV

2.5mV

3.0mV

3.5mV

4.0mV

4.5mV

5.0mV

5.5mV

6.0mV

6.5mV

7.0mV

7.5mV

8.0mV

8.5mV

9.0mV

9.5mV

10.0mV
  • 以下は初期結果。 ADCのchannel 5-8において、入力信号が、Digital内部での値と整合するかのチェックを行った。 AgilentのFunction Generatorから、+/-0.5Vの矩形波を入力し、振幅のカウント数が整合しているか測定した。 基準値は 
    　1V/1LSB=3276.8
    で、誤差を%で併記した。

    channel

    input +0.5V

    input -0.5V

    amplitude

    offset

    ch5

    1638.25

    -1626.06

    3264.31 (0.4%)

    12.19 (0.4%)

    ch6

    1637.54

    -1627.01

    3264.55 (0.4%)

    10.53 (0.3%)

    ch7

    1637.93

    -1626.78

    3264.71 (0.4%)

    11.15 (0.3%)

    ch8

    1639.37

    -1623.97

    3263.34 (0.4%)

    15.40 (0.5%)

ADC雑音スペクトル測定

  • i)入力を短絡した場合、 ii)DC1Vを入力した場合、および iii)振幅1V@1kHzの信号を入力した場合の雑音スペクトルを測定する。

信号はAgilent Function Generator 33220Aより出力し、測定にはdiagguiを用いた。発振器から出た振幅1V@1kHzのスペクトルをHewlett Packardのスペアナ(HP3562A Dynamic Signal Analyzer)で測定した結果は、こちら。1kHzの高調波(2,3,5kHzなど)は、デジタルを介さない測定でも見られている（振幅は若干小さい）。この測定では、信号線のGNDを差動入力の負側につないでいるため、デジタルでの測定値は、入力されたアナログ信号の振幅の半分になる。DC1Vは、発振器出力501.1mVDCで行った。

DACの評価

  • DAC(Digital-to-Analog Converter)は、デジタル信号をアナログ信号に変換するもので、General Standards社の　PMC66-16AO16-16-F0-DF-MEM; 16bit, 16　differential output, +/-5V(20Vp-p for differential) を用いている。
    デジタル入力からアナログ出力への較正と、雑音を評価する。

calibration

DACの雑音スペクトル測定

  • HP3562Aをもちいて、DACの雑音スペクトルを測定する。設定は、POWER SPECモード、入力coupling AC、linear specで、Hanning window、Avg:10(stable mean)、周波数は100Hz(LF)と100kHz(HF)で測定した。表示はrms V/sqrt(Hz)。 入力状態を3種類変えて、DRの出力スペクトルを測定した。

  • AI(SN006)の入力をshortして、出力をDR(SN002)に接続し、その出力をみる。

shortedAI(SN006)>DR(SN002)

ZeroFilledDAC>AI(SN006)>DR(SN002)

グラフ

PS_SAI006_DR002.pdf

PS_ZDAC_AI006_DR002.pdf

ch1

PS_SAI006_DR002_ch1_LF.txt

PS_ZDAC_AI006_DR002_ch1_LF.txt

PS_SAI006_DR002_ch1_HF.txt

PS_ZDAC_AI006_DR002_ch1_HF.txt

ch2

PS_SAI006_DR002_ch2_LF.txt

PS_ZDAC_AI006_DR002_ch2_LF.txt

PS_SAI006_DR002_ch2_HF.txt

PS_ZDAC_AI006_DR002_ch2_HF.txt

ch3

PS_SAI006_DR002_ch3_LF.txt

PS_ZDAC_AI006_DR002_ch3_LF.txt

PS_SAI006_DR002_ch3_HF.txt

PS_ZDAC_AI006_DR002_ch3_HF.txt

ch4

PS_SAI006_DR002_ch4_LF.txt

PS_ZDAC_AI006_DR002_ch4_LF.txt

PS_SAI006_DR002_ch4_HF.txt

PS_ZDAC_AI006_DR002_ch4_HF.txt

Differential Driverの評価

  • DDを入れる主目的は、60Hzなどの雑音の除去である。

    各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。位相の反転は要確認。

型番

基盤番号

入力チャンネル

グラフ

テキストデータ

古いデータ(あれば)

0900061

SN001

1

TF_DD_SN001_gain.pdf

TF0900061SN001ch1.txt

0900061

SN001

2

TF_DD_SN001_phase.pdf

TF0900061SN001ch2.txt

0900061

SN001

3

TF0900061SN001ch3.txt

0900061

SN001

4

TF0900061SN001ch4.txt

0900061

SN002

1

TF_DD_SN002_gain.pdf

TF0900061SN002ch1_rev.txt

TF0900061SN002ch1.txt

0900061

SN002

2

TF_DD_SN002_phase.pdf

TF0900061SN002ch2_rev.txt

TF0900061SN002ch2.txt

0900061

SN002

3

TF0900061SN002ch3.txt

0900061

SN002

4

TF0900061SN002ch4.txt

0900061

SN003

1

TF_DD_SN003_gain.pdf

TF0900061SN003ch1_rev.txt

TF0900061SN003ch1.txt

0900061

SN003

2

TF_DD_SN003_phase.pdf

TF0900061SN003ch2.txt

0900061

SN003

3

TF0900061SN003ch3.txt

0900061

SN003

4

TF0900061SN003ch4.txt

0900061

SN004

1

TF_DD_SN004_gain.pdf

TF0900061SN004ch1.txt

0900061

SN004

2

TF_DD_SN004_phase.pdf

TF0900061SN004ch2_rev.txt

TF0900061SN004ch2.txt

0900061

SN004

3

TF0900061SN004ch3.txt

0900061

SN004

4

TF0900061SN004ch4_rev.txt

TF0900061SN004ch4.txt

60Hzの除去性能

AntiAliasing(=AntiImaging)Filterの測定

AntiAliasingFilterは、高周波の映り込みを避けるためのもので、AntiImaging filterと同じである。 現在Differential Driverと同じ基盤を使っているので、基盤番号はDDと同じになる。 よって、SNは005, 006としておく。伝達関数の測定は、HP3562Aを用いて行った。 今回は、65kHz付近の周波数分解能は600Hzほどで測定を行っているので、gain@65535Hzは、実際には65501Hzの値を読んでいる。 notch周波数の精度もその程度である。

型番

基盤番号

入力ch

グラフ

テキストデータ

notch freq.

gain @ 65536Hz

0900061

SN005

1

TF_AA_SN005_gain.pdf

TF0900061SN005ch1.txt

68.391kHz

-72.9dB

0900061

SN005

2

TF_AA_SN005_phase.pdf

TF0900061SN005ch2.txt

70.794kHz

-70.2dB

0900061

SN005

3

TF0900061SN005ch3.txt

70.794kHz

-71.3dB

0900061

SN005

4

TF0900061SN005ch4.txt

70.794kHz

-71.6dB

0900061

SN006

1

TF_AA_SN006_gain.pdf

TF0900061SN006ch1.txt

68.391kHz

-72.9dB

0900061

SN006

2

TF_AA_SN006_phase.pdf

TF0900061SN006ch2.txt

68.391kHz

-73.0dB

0900061

SN006

3

TF0900061SN006ch3.txt

70.794kHz

-70.9dB

0900061

SN006

4

TF0900061SN006ch4.txt

70.794kHz

-71.8dB

Differential Receiverの測定

DRの各チャンネルが大きな問題なく動いているかどうかを確認するために、Hewlett Packardの3562Aを用いて、伝達関数の測定を行った。
SN001のch2は、抵抗が一本抜けていたため、当初ゲインが半分であった。

型番

基盤番号

入力チャンネル

グラフ

テキストデータ

古いデータ(あれば)

0900067

SN001

1

TF_DR_SN001_gain_rev.pdf

TF0900067SN001ch1.txt

0900067

SN001

2

TF_DR_SN001_phase_rev.pdf

TF0900067SN001ch2_rev.txt

TF0900067SN001ch2.txt

0900067

SN001

3

TF0900067SN001ch3.txt

0900067

SN001

4

TF0900067SN001ch4.txt

0900067

SN002

1

TF_DR_SN002_gain.pdf

TF0900067SN002ch1.txt

0900067

SN002

2

TF_DR_SN002_phase.pdf

TF0900067SN002ch2.txt

0900067

SN002

3

TF0900067SN002ch3.txt

0900067

SN002

4

TF0900067SN002ch4.txt

0900067

SN003

1

TF_DR_SN003_gain.pdf

TF0900067SN003ch1.txt

0900067

SN003

2

TF_DR_SN003_phase.pdf

TF0900067SN003ch2.txt

0900067

SN003

3

TF0900067SN003ch3.txt

0900067

SN003

4

TF0900067SN003ch4.txt

0900067

SN004

1

TF_DR_SN004_gain.pdf

TF0900067SN004ch1.txt

0900067

SN004

2

TF_DR_SN004_phase.pdf

TF0900067SN004ch2.txt

0900067

SN004

3

TF0900067SN004ch3.txt

0900067

SN004

4

TF0900067SN004ch4.txt

遅延時間とカップリングの評価

  • DACからの出力を、D-SUB 9pinでADCにつないで、遅延時間とカップリングの評価を行った。 DACとADCの比から、低周波で-6dBとなる。

出力ch

グラフ(gain)

グラフ(phase)

ETMX

ETMX-DAC-ADC-ALL_gain.pdf

ETMX-DAC-ADC-ALL_phase.pdf

ETMY

ETMY-DAC-ADC-ALL_gain.pdf

ETMY-DAC-ADC-ALL_phase.pdf

SPI_RM_L

SPI_RM_L-DAC-ADC-ALL_gain.pdf

SPI_RM_L-DAC-ADC-ALL_phase.pdf

SPI_RM_R

SPI_RM_R-DAC-ADC-ALL_gain.pdf

SPI_RM_R-DAC-ADC-ALL_phase.pdf

CLIO/Tasks/DigitalControl/PerformanceTest (last edited 2011-07-04 16:12:43 by NaokoOhishi)