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== ハードウェア概要 ==
 * 概要 091029 @NAOJ [[attachment:CLIO/Tasks/DigitalControl/clio_digital_overview_090113.pdf|PDF]] / [[attachment:CLIO/Tasks/DigitalControl/clio_digital_overview_090113.cvx|Canvas]]
 * [[attachment:CLIO/Tasks/DigitalControl/CLIO_digital_equipment_20090607_pricefinal.pdf|Parts List (090607)]] : [[attachment:CLIO/Tasks/DigitalControl/CLIO_digital_equipment_20090607_pricefinal.xls|Excel]]
 * [[attachment:CLIO/Tasks/DigitalControl/clio_dg_1st_090901.pdf|090901: 1st phase 配線図・モジュールリスト]]
 * [[CLIO/Tasks/DigitalControl/ZeroPhase/HardwareOLD|OLD list]]

CLIO digital preparation stage

目標

  • CLIOでのデジタル制御システムに必要なハード、ソフトの準備

目標達成時期

  • 2009年8月

CLIOにおいて次の事項が出来るだけのセットアップを準備する

  • mass lock loopをデジタル化する。
  • 感度がリアルタイム表示される。
  • 常温ベスト(+α)感度が維持される

上記機能を達成するために必要な回路類の検討

  • プロセッサとExpansion Chasisを光接続したものをセンター部に置く。つまり現段階でエンドにI/Fを設置する必要は無い。
  • 現段階でTiming Systemを組む必要は無いと判断した。
    • これはTiming systemがLIGOのサイトの各ラックにAdvLIGOの仕様を満たす1ppsをdistributeする ものであると推測されるからである。[要確認]。
    • 現有のGPSが1pps outputを持っているため、GPS serverを購入する必要も基本的には無い。
    • 逆に、AdvLIGOの最新のTiming SystemはFPGA等を用いたものであり、内製はほぼ不可能
    • 疑問点1: processor側になにか供給する必要があるか？
      • (答)ADC/DACに64kHzの0−5Vの矩形波を入れる必要有り
    • 疑問点2: expansion chasis内のclock driverとは何者か？1PPSをADCのSYNCに供給するという理解で正しいか？
      • (答)上記の64kHzの信号を入れるカード、SCSI68pinケーブルに入れる

必要アイテム概要

  • PC 4core x 2 processors
  • CentOS 5.2, Matlab+Simulink
  • Expansion chassis
  • ADC
  • DAC
  • Binary output
  • NFS Linux server
  • Monitor PC (Linux, MAC, Windows)
  • CDS software (RTFE, DAQS, EPICS, AWG, DTT, foton, dataviewer, striptool, ezca, tds, burt, conlog)
  • Related Analog circuits
    • Timing system
    • Whitening, dewhitening, anti aliasing, anti imaging filters

ハードウェア概要

実際の作業

CLIO/Tasks/DigitalControl/ZeroPhase (last edited 2010-03-08 15:14:56 by OsamuMiyakawa)