Diff for "PLL" - JGW Wiki

Differences between revisions 12 and 22 (spanning 10 versions)

PLL system

129MHzのところでPLLロックしたときのビート。中心周波数は128998860Hzで、半値全幅は120Hz

問題点

中心の周波数が129MHzから1.1kHzずれている128998860Hzのところにある。

ロックしたときのフロアレベルが高い

Beatnote

基準信号

中心周波数1000000Hz、半値全幅80Hz

基準信号が原因ではないと思う。（シンセサイザーはTEXIOのやつ）

Beatnote

ロックしたときのコントロールシグナル

Beatnote

このときは7.5分間ロックした

プロトタイプPLL

LIGOのD1002471から，Log detectorやRFアンプを排除したPFCを下に示す．Loop-filterに相当する部分は含まれていない．

PFC

PFC

-  ⇤ ← Revision 12 as of 2017-09-04 10:43:05 → 
  Size: 510
  Editor: ShogoKambara
  Comment:
+   ← Revision 22 as of 2017-09-25 10:37:54 → ⇥
  Size: 1018
  Editor: ShogoKambara
  Comment:
-Deletions are marked like this.
+Additions are marked like this.
 Line 17:
-基準信号が原因ではないと思う。
+基準信号が原因ではないと思う。（シンセサイザーはTEXIOのやつ）
 Line 20:
+ロックしたときのコントロールシグナル

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このときは7.5分間ロックした

== プロトタイプPLL ==

LIGOのD1002471から，Log detectorやRFアンプを排除したPFCを下に示す．Loop-filterに相当する部分は含まれていない．


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== PLL回路のオーバービュー ==
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