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← Revision 13 as of 2010-03-08 15:19:37 ⇥
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| = CLIO digital 1st phase = | = CLIO digital 1st stage = |
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| * 8月末 | * 2010月3月 |
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| *感度がリアルタイム表示される。 *常温ベスト(+α)感度が維持される |
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| *プロセッサとExpansion Chasisを光接続したものをセンター部に置く。つまり現段階でエンドにI/Fを設置する必要は無い。 *現段階でTiming Systemを組む必要は無いと判断した。 *これはTiming systemがLIGOのサイトの各ラックにAdvLIGOの仕様を満たす1ppsをdistributeする ものであると推測されるからである。[要確認]。 *現有のGPSが1pps outputを持っているため、GPS serverを購入する必要も基本的には無い。 *逆に、AdvLIGOの最新のTiming SystemはFPGA等を用いたものであり、内製はほぼ不可能 *http://ilog.ligo-wa.caltech.edu:7285/advligo/TimingDistribution *疑問点1: processor側になにか供給する必要があるか？ *(答)ADC/DACに64kHzの0−5Vの矩形波を入れる必要有り *疑問点2: expansion chasis内のclock driverとは何者か？1PPSをADCのSYNCに供給するという理解で正しいか？ *(答)上記の64kHzの信号を入れるカード、SCSI68pinケーブルに入れる |
*Interface board for ADC *Interface board for DAC *AA,AI |
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| *ユニット数を確認 *とくにWhite/Dewhiteの調整のためBinary I/Oチャンネルが必要と思うので確認 *ラックの必要ユニット数の確認 *結構な数のケーブルが必要(SCSI68P, D-sub 37など) |
*結構な数のケーブルが必要(SCSI68Pなど) |
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== 必要アイテム概要 == * SUN Fire X4600;4(or 8) processors, RAID HDD [[attachment:k3_sunfirex4600_1.jpg|pic1]] [[attachment:k3_sunfirex4600_2.jpg|pic2]] [[attachment:k3_sunfirex4600_5.jpg|pic5]] * CentOS, Real Time Core, Matlab * Expansion chassis * ADC * DAC * I/O binary * General linux for operation and monitor * CDS software (RTFE, DAQS, EPICS, AWG, DTT, foton, dataviewer, striptool, ezca, tds, burt, conlog) * Related Analog circuits * Timing system * Whitening, dewhitening, anti aliasing, anti imaging filters |
== アナログ・フロントエンド == * [[CLIO/Tasks/DigitalControl/AnalogFrontEnd|第１段 due 2009/3/End]] * [[CLIO/Tasks/DigitalControl/AnalogFrontEnd2|第２段 due 2009/5/End]] * [[CLIO/Tasks/DigitalControl/pban_files]] |
CLIO digital 1st stage
目標
- LIGOデジタルシステムを小規模なサーボで稼働させ、 その最初の利点が享受できる。
目標達成時期
- 2010月3月
上記目標を達成するために、次の事項が出来るようになるべし
- mass lock loopをデジタル化する。
上記機能を達成するために必要な回路類の検討
- Interface board for ADC
- Interface board for DAC
- AA,AI
作製が必要なユニット
- 結構な数のケーブルが必要(SCSI68Pなど)
- differentialもので2Pin LEMOなどが使用されている部分の手当など